From 0276bde775b680204e2f27a9764790865dc83b7a Mon Sep 17 00:00:00 2001 From: Luke Huang Date: Thu, 27 Jan 2011 13:14:44 -0800 Subject: video: tegra: dsi: Added dsi support. Bug 793366 Bug 794499 Original-Change-Id: Id49d86dd7760b75ef4947f5bdab9e37f0333391d Reviewed-on: http://git-master/r/#change,18950 Reviewed-on: http://git-master/r/22508 Reviewed-by: Varun Colbert Tested-by: Varun Colbert Rebase-Id: R28d85faa28119d5803ab717831d610ee8ad37700 --- drivers/video/tegra/dc/dsi_regs.h | 336 ++++++++++++++++++++++++++++++++++++++ 1 file changed, 336 insertions(+) create mode 100644 drivers/video/tegra/dc/dsi_regs.h (limited to 'drivers/video/tegra/dc/dsi_regs.h') diff --git a/drivers/video/tegra/dc/dsi_regs.h b/drivers/video/tegra/dc/dsi_regs.h new file mode 100644 index 000000000000..7625f93c40d3 --- /dev/null +++ b/drivers/video/tegra/dc/dsi_regs.h @@ -0,0 +1,336 @@ +/* + * drivers/video/tegra/dc/dsi_regs.h + * + * Copyright (c) 2011, NVIDIA Corporation. + * + * This software is licensed under the terms of the GNU General Public + * License version 2, as published by the Free Software Foundation, and + * may be copied, distributed, and modified under those terms. + * + * This program is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + */ + +#ifndef __DRIVERS_VIDEO_TEGRA_DC_DSI_REG_H__ +#define __DRIVERS_VIDEO_TEGRA_DC_DSI_REG_H__ + +enum { + TEGRA_DSI_DISABLE, + TEGRA_DSI_ENABLE, +}; + +/* These are word offsets from base (not byte offsets) */ +#define DSI_INCR_SYNCPT 0x00 +#define DSI_INCR_SYNCPT_CNTRL 0x01 +#define DSI_INCR_SYNCPT_ERROR 0x02 +#define DSI_CTXSW 0x08 +#define DSI_RD_DATA 0x09 +#define DSI_WR_DATA 0x0a + +#define DSI_POWER_CONTROL 0x0b +#define DSI_POWER_CONTROL_LEG_DSI_ENABLE(x) (((x) & 0x1) << 0) + +#define DSI_INT_ENABLE 0x0c +#define DSI_INT_STATUS 0x0d +#define DSI_INT_MASK 0x0e + +#define DSI_HOST_DSI_CONTROL 0x0f +enum { + RESET_CRC = 1, +}; +#define DSI_HOST_CONTROL_FIFO_STAT_RESET(x) (((x) & 0x1) << 21) +#define DSI_HOST_DSI_CONTROL_CRC_RESET(x) (((x) & 0x1) << 20) +enum { + DSI_PHY_CLK_DIV1, + DSI_PHY_CLK_DIV2, +}; +#define DSI_HOST_DSI_CONTROL_PHY_CLK_DIV(x) (((x) & 0x7) << 16) +enum { + SOL, + FIFO_LEVEL, + IMMEDIATE, +}; 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