/* * drivers/video/tegra/dc/dsi_regs.h * * Copyright (c) 2011, NVIDIA Corporation. * * This software is licensed under the terms of the GNU General Public * License version 2, as published by the Free Software Foundation, and * may be copied, distributed, and modified under those terms. * * This program is distributed in the hope that it will be useful, * but WITHOUT ANY WARRANTY; without even the implied warranty of * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the * GNU General Public License for more details. * */ #ifndef __DRIVERS_VIDEO_TEGRA_DC_DSI_REG_H__ #define __DRIVERS_VIDEO_TEGRA_DC_DSI_REG_H__ enum { TEGRA_DSI_DISABLE, TEGRA_DSI_ENABLE, }; /* These are word offsets from base (not byte offsets) */ enum { OP_DONE = 1, }; #define DSI_INCR_SYNCPT 0x00 #define DSI_INCR_SYNCPT_COND(x) (((x) & 0xff) << 8) #define DSI_INCR_SYNCPT_INDX(x) (((x) & 0xff) << 0) #define DSI_INCR_SYNCPT_CNTRL 0x01 #define DSI_INCR_SYNCPT_ERROR 0x02 #define DSI_CTXSW 0x08 #define DSI_RD_DATA 0x09 #define DSI_WR_DATA 0x0a #define DSI_POWER_CONTROL 0x0b #define DSI_POWER_CONTROL_LEG_DSI_ENABLE(x) (((x) & 0x1) << 0) #define DSI_INT_ENABLE 0x0c #define DSI_INT_STATUS 0x0d #define DSI_INT_MASK 0x0e #define DSI_HOST_DSI_CONTROL 0x0f enum { RESET_CRC = 1, }; #define DSI_HOST_CONTROL_FIFO_STAT_RESET(x) (((x) & 0x1) << 21) #define DSI_HOST_DSI_CONTROL_CRC_RESET(x) (((x) & 0x1) << 20) enum { DSI_PHY_CLK_DIV1, DSI_PHY_CLK_DIV2, }; #define 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0x1) << 20) #define DSI_CONTROL_VIRTUAL_CHANNEL(x) (((x) & 0x3) << 16) #define DSI_CONTROL_DATA_FORMAT(x) (((x) & 0x3) << 12) #define DSI_CONTROL_VID_TX_TRIG_SRC(x) (((x) & 0x3) << 8) #define DSI_CONTROL_NUM_DATA_LANES(x) (((x) & 0x3) << 4) #define DSI_CONTROL_VID_DCS_ENABLE(x) (((x) & 0x1) << 3) #define DSI_CONTROL_VID_SOURCE(x) (((x) & 0x1) << 2) #define DSI_CONTROL_VID_ENABLE(x) (((x) & 0x1) << 1) #define DSI_CONTROL_HOST_ENABLE(x) (((x) & 0x1) << 0) #define DSI_SOL_DELAY 0x11 #define DSI_SOL_DELAY_SOL_DELAY(x) (((x) & 0xffff) << 0) #define DSI_MAX_THRESHOLD 0x12 #define DSI_MAX_THRESHOLD_MAX_THRESHOLD(x) (((x) & 0xffff) << 0) #define DSI_TRIGGER 0x13 #define DSI_TRIGGER_HOST_TRIGGER(x) (((x) & 0x1) << 1) #define DSI_TRIGGER_VID_TRIGGER(x) (((x) & 0x1) << 0) #define DSI_TX_CRC 0x14 #define DSI_TX_CRC_TX_CRC(x) (((x) & 0xffffffff) << 0) #define DSI_STATUS 0x15 #define DSI_STATUS_IDLE(x) (((x) & 0x1) << 10) #define DSI_STATUS_LB_UNDERFLOW(x) (((x) & 0x1) << 9) #define DSI_STATUS_LB_OVERFLOW(x) (((x) & 0x1) << 8) #define DSI_STATUS_RD_FIFO_COUNT(x) (((x) & 0x1f) << 0) #define DSI_INIT_SEQ_CONTROL 0x1a #define DSI_INIT_SEQ_CONTROL_DSI_FRAME_INIT_BYTE_COUNT(x) \ (((x) & 0x3f) << 8) #define DSI_INIT_SEQ_CONTROL_DSI_SEND_INIT_SEQUENCE(x) \ (((x) & 0xff) << 0) #define DSI_INIT_SEQ_DATA_0 0x1b #define DSI_INIT_SEQ_DATA_1 0x1c #define DSI_INIT_SEQ_DATA_2 0x1d #define DSI_INIT_SEQ_DATA_3 0x1e #define DSI_INIT_SEQ_DATA_4 0x1f #define DSI_INIT_SEQ_DATA_5 0x20 #define DSI_INIT_SEQ_DATA_6 0x21 #define DSI_INIT_SEQ_DATA_7 0x22 #define DSI_PKT_SEQ_0_LO 0x23 #define DSI_PKT_SEQ_0_LO_SEQ_0_FORCE_LP(x) (((x) & 0x1) << 30) #define DSI_PKT_SEQ_0_LO_PKT_02_EN(x) (((x) & 0x1) << 29) #define DSI_PKT_SEQ_0_LO_PKT_02_ID(x) (((x) & 0x3f) << 23) #define DSI_PKT_SEQ_0_LO_PKT_02_SIZE(x) (((x) & 0x7) << 20) #define DSI_PKT_SEQ_0_LO_PKT_01_EN(x) (((x) & 0x1) << 19) #define DSI_PKT_SEQ_0_LO_PKT_01_ID(x) (((x) & 0x3f) << 13) #define DSI_PKT_SEQ_0_LO_PKT_01_SIZE(x) (((x) & 0x7) << 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